Atividades: Para ataura na identificação em cada poste da rota vistoriada dos cabos MT e BT (Rede elétrica de média e baixa tensão), identificação de cabos Telecom; Tipo de poste (Serial do poste, chave, transformador, estado físico
Advanced english Design, simulate, implement and test digital logic for FPGA using Verilog Perform synthesis, timing analysis, floorplanning and test using Xilinx Vivado and Synopsys HAPS tools. Write constraints to fix timing problems. Programming skills in
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